随着HBM面临带宽、功耗与封装尺寸等多重瓶颈，正积极寻求下一代HBM架构的突破。根据三星近日在Hot Chips 2026上披露的技术蓝图，其HBM演进方向可分为三个阶段，从释放芯片面积、扩充功能，到最终实现zHBM 3D整合。
与SK海力士一样，三星的目标同样是朝3D堆叠架构发展，即将HBM直接堆叠在AI加速器上，打造新一代zHBM架构。
三星DRAM设计团队成员Sangwook Han首先回顾了HBM基本架构，包含Core Die（核心芯片）和Base Die（基础芯片）。Core Die主要包含核心电路与DRAM内存单元；Base Die位于HBM堆叠结构的底部，负责处理各项DRAM相关功能。目前Core Die最多可堆叠至16层。
第一阶段：释放xPU芯片面积，进一步扩充功能
三星目前的最新发力方向在于定制化HBM，这也是其所谓的第一阶段。
标准HBM中的Base Die主要包含基本数据与测试路径功能；而定制化HBM则将利用先进逻辑制程，在Base Die内整合类似SoC的功能，同时共享标准的Core Die堆叠。
三星的目标是将原本放在AI芯片（xPU）中的部分功能，转移到HBM的Base Die中（因其本身即为逻辑芯片），从而释放xPU的芯片面积。节省下来的面积可用于增加CPU、GPU、NPU或其他AI运算单元，实现功能扩充。同时，三星HBM4已导入D2D PHY，取代传统HBM PHY，通过缩短HBM与xPU之间的数据传输路径，降低界面电路面积与数据传输功耗。
不过，从HBM4迈向HBM5的过程中，也出现了局部热点（Thermal Hotspots）问题。为此，三星推出了HPB技术（Heat Path Block，热传导路径内存块）来解决这一问题，可将峰值温度降低超过35%，覆盖50%的PHY区域。
第二阶段：增加功能，从Base Die闲置空间扩充内存容量
在第二阶段，三星计划进一步扩展Base Die的功能，并提出利用Base Die的闲置空间来扩充内存容量。
随着AI大模型上下文窗口急剧扩大，KV Cache的容量需求也大幅增加。通过在Base Die闲置空间中整合内存扩展控制器与PHY，可进一步扩充内存容量，满足大模型推理对存储容量的需求。
第三阶段：3D整合，三星推出zHBM方案
在第三阶段，即所谓的“3D整合”阶段，三星正在开发全新的HBM方案——「zHBM」。该方案通过将HBM垂直堆叠于xPU上方，不仅能进一步节省硅面积，还省去了传统2.5D封装所需的中介层（Interposer）。
zHBM采用分布式I/O（Distributed I/O）架构，以缩短HBM堆叠内部的数据传输距离；3D结构也能消除传统2D界面，为超低功耗系统提供更高的能源效率。功耗的降低主要来自I/O功耗的下降，并通过架构优化移除SerDes，避免不必要的功耗累积。
与标准HBM4E堆叠相比，三星宣称zHBM可带来70%的能源效率提升，DRAM带宽增加230%，每个DRAM模块最多可节省100W功耗，并让xPU（以GPU为例）额外获得8.3%的功耗空间。三星此次展示的方案，是在单一xPU上方配置4组zHBM堆叠。
为实现zHBM，三星正在开发包括WoW（Wafer on Wafer，晶圆对晶圆）与HCB（Hybrid Cube Bonding，混合立方键合）在内的先进封装技术，借此实现超高I/O密度，进一步打造整合式SoC-DRAM架构。
编辑：芯智讯-浪客剑
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